08.07.2010: Lunch & Learn SEMINAR - FPGA Design -- Assertion Based Verification (ABV)
1 month ago
Nahezu alle Elektronik Designs basieren heute auf FPGA Umgebungen und ein Großteil davon wird immer dichter und komplexer. Bauteile mit wesentlich mehr als 10.000 Gatteräquivalenten werden immer häufiger benutzt und wenn nicht heute, dann morgen oder übermorgen.
Immer mehr Designs ringen uns immer mehr Simualtions- und Verifikationsarbeit ab.
Eine umfassendere Methodik, nämlich die der "Assertion Based verification (ABV)" kann hier extrem hilfreich sein und führt zu höherer Genauigkeit bei weitaus geringerem Aufwand.
In Zusammenarbeit mit der Firma Avnet möchten wir Ihnen die Assertion Based Verification Methodik näherbringen. Vorallem auch deshalb weil diese jetzt bei Mentor Graphics, im Simulator ModelSim DE zu einem sehr attraktiven Preis angeboten werden kann.
AVNET (Xilinx&Lattice) und WEDASoft (Mentor Graphics) laden Sie herzlich zu unserem Lunch & Learn Seminar
FPGA Design:
Einführung in „Assertion Based Verification“
8. Juli 2010, 10:00–15:30
Rosenberger Seminarhotel Ansfelden - Autobahn A1
Vortragender: Neil Rattrey (Mentor Graphics Europe)
Agenda
Begrüßung: AVNET / Wedasoft
Assertions in System Verilog
Vorteile für den Entwicklungsingeneur, den Verification und Testingeneur und den Projekt Manager
Mittagstisch (wir laden Sie ein)
Functional Coverage, eine Live Vorführung wie Assertions verfasst- und beim Debugging und Test anwendet werden.
Wer sollte dabei sein?
- FPGA Designer
- Enwicklungs- und Projektleiter
- Entwicklungsleiter
Buchung
Das Buchungsformular finden Sie unter www.wedasoft.at/events.php
Die Teilname ist kostenlos und wird haben auch spezielle Angebote für Sie als Teilnehmer vorbereitet!
Ihr Wedasoft und AVNET Team freut sich auf Ihren Besuch